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一种基于嵌套CRC的分段极化码设计
电子技术应用
李晓光
中国西南电子技术研究所
摘要： 极化码循环冗余校验辅助的串行抵消列表（Cyclic Redundancy Check Aided Successive Cancellation List，CA-SCL）译码算法随着列表的增大，需要大量的空间存储资源，导致其在资源受限条件下无法应用。针对该问题，提出了一种基于嵌套CRC的分段极化码设计方法。通过分段内并行、分段之间串行的码字结构，极大降低了存储资源消耗；利用设计的嵌套CRC多重校验的优异检错性能，以及创新的分段之间串行列表译码算法，进一步提高了码字性能。仿真结果表明，所提算法在明显低于CA-SCL译码算法的存储资源消耗下，可以获得更优的译码性能。
中图分类号：TN911.22 文献标志码：A DOI: 10.16157/j.issn.0258-7998.256387
中文引用格式： 李晓光. 一种基于嵌套CRC的分段极化码设计[J]. 电子技术应用，2025，51(8)：65-69.
英文引用格式： Li Xiaoguang. Design of partitioned polar codes based on embedded CRC[J]. Application of Electronic Technique，2025，51(8)：65-69.
Design of partitioned polar codes based on embedded CRC
Li Xiaoguang
Southwest China Institute of Electronic Technology
Abstract： The Cyclic Redundancy Check Aided Successive Cancellation List (CA-SCL) decoding algorithm, as the list size increases, requires substantial space storage resources, leading to its inability to be applied under resource-constrained conditions. To address this issue, a partitioned polar code design method based on embedded CRC has been proposed. This method leverages parallel processing within partitions and sequential processing between partitions to significantly reduce storage resource consumption. By capitalizing on the superior error detection capabilities of the designed embedded CRC multiple checks and the innovative sequential list decoding algorithm between partitions, the code performance is further enhanced. Simulation results demonstrate that the proposed algorithm achieves superior decoding performance with notably lower storage resource consumption compared to the CA-SCL decoding algorithm.
Key words : polar codes；cyclic redundancy check aided successive cancellation list decoding；embedded CRC；sequential list

引言

极化码是首个能够理论证明达到信道容量的信道编码，目前已应用于5G标准中。Arikan根据极化码构造过程，提出了串行抵消（Successive Cancellation，SC）译码算法[1]，该算法在码长很长时有较好的性能，中短码长下性能较差。随后串行抵消列表（Successive Cancellation List，SCL）译码算法[2]和循环冗余校验辅助的SCL（CRC-Aided SCL，CA-SCL）译码算法[3]相继被提出来，通过同时保留L条译码路径，并利用CRC校验来筛选正确的译码路径，极大提高了译码性能。因此CA-SCL译码算法成为当前的主流译码方案。

然而CA-SCL译码算法性能的提升是以增大列表L为代价的，需要同时保留L条译码路径以及L个译码树上的对数似然信息，计算更加复杂，也需要更多的存储资源，限制了其在现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）等逻辑存储资源受限场景下的应用。目前极化码的研究以提升性能和降低时延为主，对资源的优化相对较少。曾俏丽等人和Ercan等人针对串行翻转译码算法（Successive Cancellation Flip, SCF）从动态多次扰动[4]和动态多比特扰动[5]等方面进行优化，在降低译码复杂度的同时提升了性能，但是译码时延较大，且性能提升有限。李坤赞等人和曹蓉等人针对SC算法从时间复杂度和空间计算复杂度两个方面进行了优化[6-7]，由于SC算法本身性能较差，适用于对误码性能要求不太高的场景。Hong等人通过优化路径裁剪策略和连续信息比特的计算，在实现架构上降低了计算模块的资源消耗和处理时延[8]，但是L个备份路径的存在还是会造成较大的资源开销。Feng等人和Hashemi等人分别提出了SCL译码算法的流水线处理算法架构[9]和分段SCL(Partitioned SCL, PSCL)译码算法[10]，都可以降低译码器存储资源的消耗，但是会损失一定的误码性能。

本文在PSCL算法的基础上提出了一种基于嵌套CRC的译码器设计，通过对发送码字分段后嵌套添加CRC，在分段内采用SCL译码算法，分段间共享存储空间，利用本文提出的串行列表SC算法和嵌套CRC的优异检错性能，提升正确路径的筛选概率，从而达到降低存储资源消耗的同时提高译码性能的目的。


本文详细内容请下载：

//www.51qz.net/resource/share/2000006631


作者信息：

李晓光

（中国西南电子技术研究所，四川 成都 610036）


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