Voltus Insight AI 在高性能CPU核物理实现上的全流程应用
电子技术应用
姜姝1，李峄2，陈俊杰3
1.上海云豹创芯智能科技有限公司；2.深圳云豹智能有限公司；3.西安云豹创芯智能科技有限公司
摘要： 随着高性能计算芯片设计向先进工艺节点演进，芯片集成度的飞跃式增长使得晶体管密度突破每平方毫米数亿门级，导致电源分配网络（PDN）的金属线宽持续收窄，通孔电阻呈非线性上升，加上高密度逻辑单元在吉赫兹级时钟频率下的同步翻转行为，显著加剧了电压降（IR Drop）风险。基于Cadence Voltus Insight AI feature，提出了一种针对高性能CPU核的物理实现的全流程电压降优化方案，通过整合AI驱动的IR感知布局（IR-Aware Placement）、电源网络加强（reinforce_pg）及Watch Box修复技术，能够动态预测电源网格的电流分布热点，对高功耗逻辑单元进行摆放优化，实现IR 热点区域的提前预防和高效修复。结果表明，在相同条件下，不仅能节约时间，提高效率，电压降修复率也从过去的66%显著提升至96%，同时避免了时序（Timing）与设计规则（DRC）的恶化。
中图分类号：TN402 文献标志码：A DOI: 10.16157/j.issn.0258-7998.250803
中文引用格式： 姜姝，李峄，陈俊杰. Voltus Insight AI 在高性能CPU核物理实现上的全流程应用[J]. 电子技术应用，2025，51(8)：16-21.
英文引用格式： Jiang Shu，Li Yi，Chen Junjie. Application of Voltus Insight AI in physical implementation of high-performance CPU cores[J]. Application of Electronic Technique，2025，51(8)：16-21.
中文引用格式： 姜姝，李峄，陈俊杰. Voltus Insight AI 在高性能CPU核物理实现上的全流程应用[J]. 电子技术应用，2025，51(8)：16-21.
英文引用格式： Jiang Shu，Li Yi，Chen Junjie. Application of Voltus Insight AI in physical implementation of high-performance CPU cores[J]. Application of Electronic Technique，2025，51(8)：16-21.
Application of Voltus Insight AI in physical implementation of high-performance CPU cores
Jiang Shu1，Li Yi2，Chen Junjie3
1.Jaguar Microsystems；2.Jaguar Microsystems；3.Jaguar Microsystems
Abstract： With the evolution of high-performance computing chip design toward advanced process nodes, the exponential growth in chip integration has led transistor density to surpass hundreds of millions of gates per square millimeter. This has resulted in the continuous narrowing of metal line widths in Power Distribution Networks (PDNs), a nonlinear rise in via resistance, and synchronized switching behavior of high-density logic units under GHz-level clock frequencies, significantly exacerbating IR Drop risks. Leveraging the Cadence Voltus Insight AI feature, this paper proposes a comprehensive voltage drop optimization solution for the physical implementation of high-performance CPU cores. By integrating AI-driven IR-Aware placement, reinforce_pg, and Watch Box repair technologies, the solution dynamically predicts current distribution hotspots in PDNs, optimizes the placement of high-power logic units, and enables proactive prevention and efficient mitigation of IR hotspots. Experimental results demonstrate that, under identical conditions, the approach not only saves time and improves efficiency but also elevates the IR Drop repair rate from 66% to 96%, while avoiding degradation in timing performance and Design Rule Check (DRC).
Key words : chip design；Insight AI；IR-Aware；IR Drop fixing
引言
随着高性能计算芯片的集成度呈现指数级增长，晶体管密度已突破每平方毫米数亿门级，为算力提升开辟了全新维度。然而，这种物理尺度的极致压缩与性能的追求，给芯片设计带来了新的挑战。其中，电压降（IR Drop）问题尤为突出——电源分配网络（Power Distribution Network, PDN）的金属线宽持续收窄，通孔电阻随高密度互连呈非线性攀升，叠加高密度逻辑单元在吉赫兹级时钟频率下的同步翻转行为，导致局部电流密度激增，显著加剧了IR Drop风险。当电源电压无法满足晶体管阈值要求时，轻则引发时序偏差与性能降级，重则导致功能失效，成为制约先进工艺芯片可靠性与能效的核心瓶颈 [1-4]。本文基于Cadence实现工具Innovus和 Voltus Insight AI feature，提出了一种针对高性能CPU核的物理实现的全流程电压降优化方案，通过整合AI驱动的IR感知布局（IR-Aware Placement）、电源网络加强（reinforce_pg）及Watch Box修复技术，动态预测电源网格的电流分布热点，对高功耗逻辑单元进行摆放优化，实现IR 热点区域的提前预防和高效修复。
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作者信息：
姜姝1，李峄2，陈俊杰3
（1.上海云豹创芯智能科技有限公司，上海 201210；
2.深圳云豹智能有限公司，广东 深圳 518057；
3.西安云豹创芯智能科技有限公司，陕西 西安 710076）
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