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基于FCM flow的小规模数字电路芯片测试
2023年电子技术应用第8期
崔震，周立阳，刘萌，赵禹，王学德
霞瑞浦微电子科技（上海）有限责任公司
摘要： 随着芯片工艺的不断演进，数字芯片的规模急剧增加，测试成本进一步增加。目前先进的DFT技术已应用于大规模SoC芯片的测试，包括扫描路径设计、JTAG、ATPG（自动测试向量生成）等。但对于一些小规模集成电路，插入扫描链等测试电路会增加芯片面积并增加额外的功耗。对于这种芯片，功能case生成的pattern可用于检测制造缺陷和故障。因此，需要一些方法来验证覆盖率是否达到了目标。Verisium manager工具依靠Xcelium的故障仿真引擎和Jasper功能安全验证应用程序（FSV）可以解决这个问题。它为 ATE（自动测试设备）pattern的覆盖率分析提供了一个新的思路。
中图分类号：TN402 文献标志码：A DOI: 10.16157/j.issn.0258-7998.239804
中文引用格式： 崔震，周立阳，刘萌，等. 基于FCM flow的小规模数字电路芯片测试[J]. 电子技术应用，2023，49(8)：24-29.
英文引用格式： Cui Zhen，Zhou Liyang，Liu Meng，et al. Small-scale digital circuit chip testing based on FCM flow[J]. Application of Electronic Technique，2023，49(8)：24-29.
Small-scale digital circuit chip testing based on FCM flow
Cui Zhen，Zhou Liyang，Liu Meng，Zhao Yu，Wang Xuede
(3PEAK， Shanghai 201210，China)
Abstract： With the advance of the chip process, the scale of digital chips has increased sharply, and the cost of testing has further increased. Advanced DFT technology has been used on large scale SoC chips, including scan path design, JTAG, ATPG (Automatic Test Pattern Generation) and more. However, for some small scale integrated circuits (analog front end chips for example), inserting test circuits, such as scan chains, will increase chip area and add additional power consumption. For this kind of chip, the test pattern generated from functional simulation cases can be used to detect the manufacturing defects and failures. Therefore, there should be some methodology to verify if the coverage has met the goal, especially for automotive chips.Cadence Verisium Manage Safety Client, relying on core engines of Xcelium Fault Simulator and the Jasper Functional Safety Verification App (FSV) can solve this problem. It provides a credible coverage for ATE (Automated Test Equipment) pattern.
Key words : DFT；coverage；Verisium manager；Xcelium fault simulator；Jasper

0　引言

目前，先进的DFT技术已经广泛应用于大规模数字集成电路测试，但是对于一些小规模集成电路芯片（例如模拟前端芯片）的测试，插入扫描链等测试电路会增加芯片面积并增加额外的功耗。从芯片成本和性能的角度考虑，针对小规模数字电路的测试，功能仿真case可作为test pattern即可比较容易地达到一个高的覆盖率标准以用于检测制造缺陷和故障。

另一方面，芯片设计中有一部分电路对功耗极其敏感，应用场景要求其功耗需要达到极低的水平。测试相关逻辑的增加无疑会带来额外的功耗损失和性能降低，使得设计达不到功耗要求目标。对于这样的设计，通常不会为这部分电路增加DFT，使用功能仿真case作为test pattern来用于检测制造缺陷和故障，以此作为整个芯片的测试覆盖率数据补充。

基于以上两个应用场景，需要一个方式去佐证功能仿真case可以作为test pattern覆盖到足够多的制造缺陷和故障。

Cadence的Xcelium是一个强大的仿真工具，其中的错误仿真引擎（fault simulator）能够分析出电路的可能出错的节点，并完成注错和仿真；vManager拥有多个case仿真的统筹调度机制，且拥有一定的debug手段；Jasper拥有测试case的注错优化机制。三者有机结合，融入验证环境中即可通过功能case的仿真，报告出电路的错误覆盖率（fault coverage），用于佐证test pattern的完整性。

本文将针对以上两个特殊需求，示例两个真实的数字电路设计，并基于Cadence 的FCM（Fault Campaign Manager）flow介绍是如何使用Xcelium、vManager、Jasper等工具来解决以上问题的。



本文详细内容请下载：//www.51qz.net/resource/share/2000005475




作者信息：

崔震，周立阳，刘萌，赵禹，王学德

（思瑞浦微电子科技（上海）有限责任公司，上海 201210）

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